Meetup o metodologiji dizajna i verifikaciji

Meetup će biti održan u sredu, 12. decembra, od 18 časova u beogradskom Startit Centru.

Industrija poluprovodnika se veoma brzo razvija i raste, a u paraleli sa tim rastom segment VLSI dizajna i verifikacije takođe doživljava veliku ekspanziju.

Kako bi doprineli boljem povezivanju i razmeni informacija između zainteresovanih strana, prevashodno dizajnera i inženjera za verifikaciju na svim nivoima, Veriest će organizovati prvi meetup o metodologiji dizajna i verifikacije kao svoj doprinos širenju znanja i iskustva zajednici inženjera u Srbiji zainteresovanoj za ovu oblast.

Prvi meetup, kao i svi budući, će biti podeljen u tri celine. Glavni događaj meetupa će biti gostovanje inostranog predavača, predstavnika vodećih kompanija u oblasti VLSI dizajna i verifikacije ili renomiranih svetskih predavača iz ove oblasti. Drugi segment meetupa će biti posvećen dostignućima, idejama i prenošenju iskustva nekog od domaćih projekata (realizovanih u Srbiji). Kao završni segment meetupa biće organizovan koktel, koji za cilj ima upoznavanje, povezivanje i druženje kolega iz ove oblasti.

Prvo predavanje će održati Avidan Efodi, Senior Verification Consultant. Avidan će podeliti svoju viziju o VSLI verifikaciji u eri klauda i implementacije koje on vidi kao state-of-the-art za SystemVerilog/UVM tehnike verifikacije.

Na drugom predavanju, Dejan Janjić i Miloš Mirosavljavić, vođe verifikacionih timova u Veriestu će predstaviti rad koji je nedavno bio uključen u program prestižne DVCon Europe konferencije, koja je održana u Minhenu oktobra 2018. Ova prezentacija će prikazati kako verifikacioni inženjeri mogu korišćenjem Specman makroa za kreiranje testova uprostiti i ubrzati verifikaciju u zahtevnim projektima, kao što je verifikacija kompleksnog 16×16 switch uređaja.

Prisustvo je besplatno, ali je prijava neophodna putem sledeće forme.